華為「陶氏定律」推出 Kirin 2026 晶片，電晶體密度媲美 5nm 製程

華為 Kirin 2026 晶片透過邏輯折疊技術，在無須先進 EUV 微影設備的情況下，達到與台積電 5nm 製程相當的電晶體密度。

華為 Kirin 2026 晶片實現每平方毫米 1.7539 億個電晶體的密度——與台積電 5nm 平面製程相當——其方法是將邏輯電路拆分至兩片堆疊晶圓，繞過了華為無法取得 EUV 微影設備的限制。

「未來的電子系統應以時間尺度為導向，而非幾何尺度，」華為半導體業務總裁何庭波在 7 月 8 日發表的陶氏定律第二版論文中寫道。該框架基於六年間生產的 381 顆晶片。

Kirin 2026 在同等效能下的功耗僅為前一代 Kirin 9030 Pro 的 59%，同時將供應電壓降低了 0.2 伏特。其業界標準電晶體密度為 175.39 MTr/mm²，處於台積電 5nm 製程範圍（138.2 至 171.3 MTr/mm²）的上限——華為表示，這項單次迭代的進步，傳統上需要三年時間的幾何尺寸縮放才能達成。

這項突破可能重塑智慧型手機與 AI 晶片的競爭格局，並可能促使台積電與三星晶圓代工加速自有的 3D 堆疊技術藍圖。對於華為的供應鏈合作夥伴（包括中芯國際）而言，這驗證了在無尖端微影設備下另一條通往先進晶片效能的道路。

作為系統級解決方案的邏輯折疊

華為稱之為「邏輯折疊」的核心創新技術，是將暫存器與邏輯電路分配至兩片以混合鍵合垂直互連技術連接的堆疊晶圓上。與 HBM 的垂直 DRAM 堆疊不同，邏輯折疊是將功能性邏輯元件拆分至多層晶圓層上，以實現優化的階層式佈局。華為將此方法比喻為在不改變建材的前提下，將單層房屋改建成兩層樓的複式住宅——無須縮小電晶體、無須先進微影技術，僅僅是重新組織既有元件。

該技術針對華為在陶氏定律框架中所稱的「電路層時間常數（τ_circuit）」，該框架將系統時序分解為電晶體、電路、晶片與系統四個相互耦合的子常數。透過以層間垂直通道取代橫跨晶片長距離的金屬導線，邏輯折疊可在不須更密集電晶體的情況下減少訊號傳播延遲。

華為強調，Kirin 2026 採用的是較為保守的實作方式，顯示未來在密度提升上仍有相當大的空間。該公司預測，到 2035 年電晶體密度將達到 400 MTr/mm²（按業界標準為 294.8 MTr/mm²），而邏輯折疊技術將使 CPU 核心頻率超過 4 GHz。

從行動 SoC 到 AI 資料中心

相同的時間尺度原則也延伸至 AI 資料中心應用。華為表示，超過 80% 的能源消耗於資料傳輸，超過 70% 的系統成本用於資料儲存。該公司的資料中心實作採用了統一匯流排架構、名為 Hi-ONE 的近封裝光引擎，以及 3D 折疊封裝拓撲，以在系統層級壓縮通訊時間常數。

華為的技術藍圖顯示，Ascend 990 AI 加速器將在 2030 年後導入邏輯折疊技術，而硬體整合——包括 3D 堆疊、封裝級 I/O 整合與系統級互連——預計到 2035 年將成長超過 100 倍。該時間表顯示，華為正將其替代性尺度方法定位為挑戰輝達在中國 AI 晶片市場的主導地位；目前出口管制已限制中國取得輝達最先進的產品。

陶氏定律論文坦言仍有諸多重大挑戰，包括缺乏原生 EDA 工具鏈支援，以及不同批次晶圓鍵合所導致的製程變異。「仍有許多未解的問題，沒有任何單一組織能夠獨力解決，」何庭波寫道，並將該論文定位為「一份實地報告與邀請」，呼籲更廣泛的業界參與。

對投資人而言，其影響利弊兼具。本益比 18 倍的台積電，若華為的替代性尺度方法獲得業界採用，其製程節點溢價可能面臨長期侵蝕。本益比 35 倍的輝達，則可能因華為開發出具競爭力的 AI 加速器，使其在中國的營收佔比進一步受壓。然而，短期風險仍然有限——邏輯折疊所需的混合鍵合良率與 EDA 工具支援，華為尚未在大規模量產中充分展示。

本文僅供資訊參考，不構成投資建議。